一生一芯 预学习阶段 verilator学习以及双控开关的示例详解

一、简介

上一篇文章已经讲过了verilator官方提供的C++示例。

链接：一生一芯 预学习阶段 搭建verilator仿真环境 以及 运行官方示例-CSDN博客

在一生一芯学习的教程文档中也有一个双控开关的示例，但是提供的代码需要我们自己进行修改才能完善。源代码如下，这是不能正常仿真的：

因此接下来分两步来完成这个示例：

  • 1、学习verilator，以及它的操作（会有一些拓展）

（本部分借用verilator官方例程学习，链接：Example C++ Execution — Verilator Devel 5.027 documentation）；

  • 2、完成该示例。

二、详解

1、verilator的学习

1）、Verilator 基本介绍

Verilator 本质上是一个 Verilog / SystemVerilog 仿真器。 它速度快，免费，开源。但不能直接替代 Modelsim、Questa Sim、Synopsys VCS、Vivado Xsim 和其他基于事件的仿真器。 Verilator 是一种基于周期的仿真器，这意味着它不会评估单时钟周期内的时间，也不会仿真精确的电路时序， 电路状态通常在每个时钟周期评估一次，因此无法观察到周期内的任何故障，也不支持定时信号延迟。 

Verilator 要求将 C++ 测试平台编译成本地系统二进制文件。

但是，我们不能将我们的 Verilog / System Verilog  模块原封不动地加入 C++ 测试平台，我们首先需要使用 Verilator 将 Verilog / System Verilog 代码转换为 C++，或者说 "Verilate"（验证）它。

也就是说Verilator 是把 .v 的文件编译成C++文件，再进行验证。工作的流程图如下：

执行如下代码后就将所有编译后的文件加入到 obj_dir文件中：

 verilator --cc example.v

会生成很多类似文件：

$ ls -l obj_dir/
Vexample___024unit.cpp  Vexample___024unit__Slow.cpp  Vexample.cpp  Vexample.mk
Vexample__Syms.cpp  Vexample__ver.d Vexample___024unit.h    Vexample_classes.mk
Vexample.h    Vexample__Slow.cpp  Vexample__Syms.h    Vexample__verFiles.dat

  • .mk 文件将与 Make 一起用于构建我们的仿真可执行文件；
  • .h 和 .cpp 文件包含我们的 C++ 头文件和实现源代码；
  • Vexample.h 这是主设计头文件，包含转换后的 "example "类定义，将在 C++ 测试平台中将其 "实例化 "为 DUT；
  • Vexample___024unit.h 这是 "example "类的内部头文件，其中包含 operation_t 类型定义；

到此DUT模块算是完成。

接下来看testbench（C++）

官方说明文档给出的C++示例：

  1.  #include "Vour.h"
  2.  #include "verilated.h"
  3.   int main(int argc, char** argv) {
  4.       VerilatedContext* contextp = new VerilatedContext;
  5.       contextp->commandArgs(argc, argv);
  6.       Vour* top = new Vour{contextp};
  7.       while (!contextp->gotFinish()) { top->eval(); }
  8.       delete top;
  9.       delete contextp;
  10.       return 0;
  11.   }

先看头文件：

我们需要include Verilator 安装时附带的 以访问常用的 Verilator 例程，

另外还有 #include  ，将波形写入 VCD文件；

"Vour.h "包含了我们的 Verilated  ALU 模块的顶层类；

还可以# include "Valu___024unit.h"， 包含了我们的 typedef 枚举的 Verilated 版本。

头文件内容到此。

接下来是比较重要的主函数：

  1. # 是这一部分  
  2. int main(int argc, char** argv) {
  3.       VerilatedContext* contextp = new VerilatedContext;
  4.       contextp->commandArgs(argc, argv);
  5.       Vour* top = new Vour{contextp};
  6.  
  7.       /*<......>*/
  8.  
  9.       delete top;
  10.       delete contextp;
  11.       return 0;
  12.   }

这一部分

Vour* top = new Vour{contextp};

这样的代码，这个代码就类似于SV里面的 example dut_1 (.*); 也就是将模块例化进去。

其中 dut 就是例化的名字。

这一行代码

  1. VerilatedContext* contextp = new VerilatedContext;
  2. contextp->commandArgs(argc, argv);

用 VerilatedContext 创建一个 contextp 的对象，contextp 的对象里面有commandArgs方法;里面有argc和argv两个参数。

这一行：

Vour* top = new Vour{contextp};

用 Vour 的类创建一个 top 的对象并new 一下，Vour应该是来源于 "Vout.h" 的头文件。

最后的几行：

  1. delete top;
  2. delete contextp;
  3. return 0;

就是清空内存。

2）、示例完成代码

 DUT模块代码：

  1. module switch(
  2.   input a,
  3.   input b,
  4.   output f
  5. );
  6.   assign f = a ^ b;
  7. endmodule

sim.cpp文件代码（我做了两种写法）：

  1.  #include <stdio.h>
  2.  #include <stdlib.h>
  3.  #include <assert.h>
  4.  #include "Vswitch.h"
  5.  
  6.  int main(int argc, char** argv){
  7.  
  8.    VerilatedContext* contextp = new VerilatedContext;                        
  9.    contextp->commandArgs(argc, argv);
  10.    Vswitch* top = new Vswitch{contextp};
  11.  
  12.    while (!contextp->gotFinish()){
  13.      int a = rand() & 1;
  14.      int b = rand() & 1;
  15.      top->a = a;
  16.      top->b = b;
  17.      top->eval();
  18.      printf("a = %d, b = %d, f = %d\n", a, b, top->f);
  19.      assert(top->f == (a ^ b));
  20.    }
  21.  
  22.    delete top;
  23.    delete contextp;
  24.    return 0;
  25.  
  26.  }
  1. #include <stdio.h>
  2. #include <stdlib.h>
  3. #include <assert.h>
  4. #include "Vswitch.h"
  5.  
  6. int main(int argc, char** argv) {
  7.  
  8.   Verilated::commandArgs(argc,argv);
  9.   Vswitch *top = new Vswitch("top");
  10.  
  11.   while (!Verilated::gotFinish()){
  12.     int a = rand() & 1;
  13.     int b = rand() & 1;
  14.     top->a = a;
  15.     top->b = b;
  16.     top->eval();
  17.     printf("a = %d, b = %d, f = %d\n", a, b, top->f);                       
  18.     assert(top->f == (a ^ b));
  19.   }
  20.  
  21.   delete top;
  22.   return 0;
  23. }

我认真为这两种区别就是argc和argv这两个参数能不能单独访问。

同时argc和argv这两个参数的值应该就来自于终端中输入的参数。

两个模块写完之后执行如下代码：

  1. $ verilator --cc --exe --build -j 0 -Wall sim.cpp switch.v
  2. $ obj_dir/Vswitch

指令解读：

$ verilator <options> <verilog-file> <cpp-file>

其中， 是需要仿真的 Verilog 文件， 是手动编写的 C++ 激励文件。 是一些编译选项，这里列出一些常用的编译选项：

  • --cc：指定将 Verilog 代码转化为 C++ 代码；
  • --exe：指定生成目标为可执行文件；
  • --build：直接编译生成目标文件；
  • --trace：导出波形文件时需要添加此选项；
  • --top-module ：指定 Verilog 顶层模块；
  • --Mdir ：指定生成文件的目录；
  • -CFLAGS ：指定一个 GCC 的编译选项；
  • -I ：可以指定一个包含路径。

终端中就会有结果不断输出，如图：

因为不会停止，所以要按 。

关于不会停止的问题，应该是 !contextp->gotFinish() 的问题；

gotFinish() 是 VerilatedContext 类的一个成员函数，它用于检测仿真是否收到了结束信号（如 $finish 或 $stop 语句）

因为DUT中没有相关可以暂停的语句，因此我做了如下修改：

  1.  #include <stdio.h>
  2.  #include <stdlib.h>
  3.  #include <assert.h>
  4.  #include "Vswitch.h"
  5.  
  6.  int main(int argc, char** argv){
  7.  
  8.    VerilatedContext* contextp = new VerilatedContext;                        
  9.    contextp->commandArgs(argc, argv);
  10.    Vswitch* top = new Vswitch{contextp};
  11.    
  12.    int counter = 0；
  13.  
  14.    while (!contextp->gotFinish()){
  15.      int a = rand() & 1;
  16.      int b = rand() & 1;
  17.      top->a = a;
  18.      top->b = b;
  19.      top->eval();
  20.      printf("a = %d, b = %d, f = %d\n", a, b, top->f);
  21.      assert(top->f == (a ^ b));
  22.      counter++；
  23.    }
  24.  
  25.    delete top;
  26.    delete contextp;
  27.    return 0;
  28.  
  29.  }

实现了值计算十次后暂停，结果如下：

注：本文转载自blog.csdn.net的丶七年先生的文章"https://blog.csdn.net/weixin_45041054/article/details/140802780"。版权归原作者所有，此博客不拥有其著作权，亦不承担相应法律责任。如有侵权，请联系我们删除。
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