推荐|FPGA XDMA 中断模式实现 PCIE3.0 测速试验提供工程源码和QT上位机源码

1、前言

PCIE（PCI Express）采用了目前业内流行的点对点串行连接，比起 PCI 以及更早期的计算机总线的共享并行架构，每个设备都有自己的专用连接，不需要向整个总线请求带宽，而且可以把数据传输率提高到一个很高的频率，达到 PCI 所不能提供的高带宽，是目前各行业高速接口的优先选择方向，具有很高的实用价值和学习价值；

本设计使用Xilinx官方的XDMA方案搭建基于Xilinx系列FPGA的PCIE3.0通信平台，使用XDMA的中断模式与QT上位机通讯，即QT上位机通过软件中断的方式实现与FPGA的数据交互；
本设计的关键在于我们编写了一个 xdma_inter.v 的XDMA中断模块。该模块用来配合驱动处理中断，xdma_inter.v 提供了AXI-LITE 接口，上位机通过访问 user 空间地址读写 xdma_inter.v 的寄存器。该模块在 user_irq_req_i 输入的中断位，寄存中断位号，并且输出给 XDMA IP ，当上位机的驱动响应中断的时候，在中断里面写 xdma_inter.v 的寄存器，清除已经处理的中断。另外本方案中通过 AXI-BRAM 来演示用户 user 空间的读写访问测试。

该方案只适用于Xilinx系列FPGA，一并提供了XDMA的安装驱动和QT上位机源代码，省去了使用XDMA繁琐的驱动寻找和上位机软件开发的不知所措，并以搭建好vivado工程，省去了不知道如何使用XDMA的尴尬，使得PCIE的使用变得简单易上手，而不用关心其复杂的PCIE协议；由于我的开发板只支持PCIE X8，所以提供的代码是PCIE X8架构，若需要PCIE X1、 X2、 X8、 X16、 X32的朋友，可自行修改本工程，也可关注我，我会实时发布新的工程。
本工程实现基础的PCIE通信，和QT上位机之间进行测速试验。
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本文详细描述了基于XDMA搭建PCIE通信平台的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做项目开发，可应用于医疗、军工等行业的高速接口领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、我已有的PCIE方案

我的主页有PCIE通信专栏，该专栏基于XDMA的轮询模式实现与QT上位机的数据交互，既有基于RIFFA实现的PCIE方案，也有基于XDMA实现的PCIE方案；既有简单的数据交互、测速，也有应用级别的图像采集传输，以下是专栏地址：
点击直接前往
此外，我的主页有中断模式的PCIE通信专栏，该专栏基于XDMA的中断模式实现与QT上位机的数据交互，以下是专栏地址：点击直接前往

3、PCIE理论

这部分可自行百度或csdn或知乎学习理论知识，其实用了XDMA，已经不太需要直到PCIE复杂的协议和理论了。。。

4、总体设计思路和方案

总体设计思路和方案如下：
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XDMA简介

Xilinx 提供的 DMASubsystem for PCIExpressIP 是一个高性能，可配置的适用于 PCIE2.0，PCIE3.0 的 SG 模式 DMA，提供用户可选择的 AXI4 接口或者 AXI4-Stream 接口。一般情况下配置成 AXI4 接口可以加入到系统总线互联，适用于大数据量异步传输，通常情况都会使用到 DDR，AXI4-Stream 接口适用于低延迟数据流传输。
XDMA 是 SGDMA，并非 Block DMA，SG 模式下，主机会把要传输的数据组成链表的形式，然后将链表首地址通过 BAR 传送给 XDMA，XDMA 会根据链表结构首地址依次完成链表所指定的传输任务，XDMA框图如下：
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AXI4、AXI4-Stream，必须选择一个，用于数据传输AXI4-Lite Master 可选，用于实现 PCIE BAR 地址到 AXI4-lite 寄存器地址的映射，可以用于读写用户逻辑寄存器。
AXI4-Lite Slave 可选，用来将 XDMA 内部寄存器开放给用户逻辑，用户逻辑可以通过此接口访问 XDMA 内部寄存器，不会映射到 BAR。
AXI4 Bypass 接口，可选，用来实现 PCIE 直通用户逻辑访问，可用于低延迟数据传输。

XDMA中断模式

本设计的关键在于我们编写了一个 xdma_inter.v 的XDMA中断模块。该模块用来配合驱动处理中断，xdma_inter.v 提供了AXI-LITE 接口，上位机通过访问 user 空间地址读写 xdma_inter.v 的寄存器。该模块在 user_irq_req_i 输入的中断位，寄存中断位号，并且输出给 XDMA IP ，当上位机的驱动响应中断的时候，在中断里面写 xdma_inter.v 的寄存器，清除已经处理的中断。
另外本方案中通过 AXI-BRAM 来演示用户 user 空间的读写访问测试。

QT上位机及其源码

QT上位机本方案使用 VS2015 + Qt 5.12.10 完成上位机开发软件环境搭建，QT程序调用XDMA官方API采用中断模式实现与FPGA的数据交互，本例程实现的是读写测速，提供QT上位机软件及其源码，路径如下：
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QT源码部分截图如下：

5、vivado工程详解

开发板FPGA型号：Xilinx–xcku060-ffva1156-2-i；
开发环境：Vivado2022.2；
输入\输出：PCIE3.0 X8；
应用：QT上位机测速试验；
工程BD如下：
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XDMA需要设计中断数量，配置如下：
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同时，XDMA中断模块的中断数量也设置为4，如下：

综合后的代码架构如下：

综合编译完成后的FPGA资源消耗和功耗预估如下：

6、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；
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3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：