推荐|FPGA基于Tri Mode Ethernet MAC实现UDP通信提供3套工程源码和技术支持

1、前言

目前网上的fpga实现udp基本生态如下：
1：verilog编写的udp收发器，但不带ping功能，这样的代码功能正常也能用，但不带ping功能基本就是废物，在实际项目中不会用这样的代码，试想，多机互联，出现了问题，你的网卡都不带ping功能，连基本的问题排查机制都不具备，这样的代码谁敢用？
2：带ping功能的udp收发器，代码优秀也好用，但基本不开源，不会提供源码给你，这样的代码也有不足，那就是出了问题不知道怎么排查，毕竟你没有源码，无可奈何；
3：使用了Xilinx的Tri Mode Ethernet MAC三速网IP实现，这样的代码也很优秀，但还是那个问题，没有源码，且三速网IP需要licence，三速网IP实现了rgmii到gmii再到axis的转换，本设计基于此方案；

本设计调用Xilinx的Tri Mode Ethernet MAC三速网IP，使用UDP协议栈实现UDP通信，该协议栈目前并不开源，只提供网表文件，但不影响使用，该协议栈带有用户接口，使得用户无需关心复杂的UDP协议而只需关心简单的用户接口时序即可操作UDP收发，非常简单；本设计通过一个fifo实现UDP数据的回环收发，并在电脑端使用网络调试助手进行UDP收发验证；提供3套vivado工程源码，分别对应RTL8211、B50610、88E1518三款PHY，并提供其原理图；

本设计可以配置为UDP的服务器或者客户端，默认配置为服务器，可在顶层代码中通过`define实现配置，本设计经过反复大量测试稳定可靠，可在项目中直接移植使用，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做项目开发，可应用于医疗、军工等行业的数字通信领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

版本更新说明

此版本为第2版，根据读者的建议，对第1版工程做了如下改进和更新：
1：增加了工程移植的简单说明；
2：增加了Tri Mode Ethernet MAC IP核的使用、更新、修改等说明，以单独文档形式放在了资料包中；
3：增加了RTL8211、B50610、88E1518三款phy的原理图，已放在资料包中，如下：
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免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、我这里已有的FPGA以太网方案

目前我这里有大量UDP协议的工程源码，包括UDP数据回环，视频传输，AD采集传输等，也有TCP协议的工程，对网络通信有需求的兄弟可以去看看：直接点击前往

3、详细设计方案

详细设计方案如下：
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PHY

本例程提供3套vivado工程源码，分别对应RTL8211、B50610、88E1518三款不同的PHY，为了方便大家设计，我直接给出了三款PHY的原理图，已放在资料包中，如下：
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Tri Mode Ethernet MAC

这里重点讲讲Tri Mode Ethernet MAC这个IP，IP调用如下：适应大批量数据传输和匹配不同型号FPGA的源语，RGMII转GMII部分调用了Xilinx的Tri Mode Ethernet MAC三速网IP，TCP/IP协议栈的MAC接口与Tri Mode Ethernet MAC实现了MAC层数据交互，MAC数据在Tri Mode Ethernet MAC和TCP/IP 协议栈之间用两个AXI-FIFO实现数据缓冲和提高数据带宽；Tri Mode Ethernet MAC固定速率为1000兆，IP配置如下：
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Tri Mode Ethernet MAC在本设计中处于被锁定状态，这是我们故意为之，目的是根据不同的PHY延时参数而修改其内部代码和内部时序约束代码，这里重点介绍使Tri Mode Ethernet MAC时的修改和移植事项，当你需要工程移植，或者你的vivado版本与我的不一致时，Tri Mode Ethernet MAC都需要在vivado中进行升级，但由于该IP已被我们人为锁定，所以升级和修改需要一些高端操作，关于操作方法，我专门写了一篇文档，已附在资料包里，如下：
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UDP协议栈

本UDP协议栈方案需配合Xilinx的Tri Mode Ethernet MAC三速网IP一起使用，使用UDP协议栈网表文件，虽看不见源码但可正常实现UDP通信，该协议栈目前并不开源，只提供网表文件，但不影响使用，该协议栈带有用户接口，使得用户无需关心复杂的UDP协议而只需关心简单的用户接口时序即可操作UDP收发，非常简单；
协议栈架构如下：
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协议栈性能表现如下：
1：支持 UDP 接收校验和检验功能，暂不支持 UDP 发送校验和生成；
2：支持 IP 首部校验和的生成和校验，同时支持 ICMP 协议中的 PING 功能，可接收并响应同一个子网内部设备的 PING 请求；
3：可自动发起或响应同一个子网内设备的 ARP 请求，ARP 收发完全自适应。ARP 表可保存同一个子网内部256 个 IP 和 MAC 地址对；
4：支持 ARP 超时机制，可检测所需发送数据包的目的 IP 地址是否可达；
5：协议栈发送带宽利用率可达 93%，高发送带宽下，内部仲裁机制保证 PING 和 ARP 功能不受任何影响；
6：发送过程不会造成丢包；
7：提供64bit位宽AXI4-Stream形式的MAC接口，可与Xilinx官方的千兆以太网IP核Tri Mode Ethernet MAC，以及万兆以太网 IP 核 10 Gigabit Ethernet Subsystem、10 Gigabit Ethernet MAC 配合使用；
有了此协议栈，我们无需关心复杂的UDP协议的实现了，直接调用接口即可使用。。。
本UDP协议栈用户接口发送时序如下：
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本UDP协议栈用户接口接收时序如下：

UDP协议栈数据缓冲

这里对代码中用到的数据缓冲FIFO组做如下解释：
由于 UDP IP 协议栈的 AXI-Stream 数据接口位宽为 64bit，而 Tri Mode Ethernet MAC 的 AXI-Stream数据接口位宽为 8bit。因此，要将 UDP IP 协议栈与 Tri Mode Ethernet MAC 之间通过 AXI-Stream 接口互联，需要进行时钟域和数据位宽的转换。实现方案如下图所示：
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收发路径(本设计只用到了发送)都使用了2个AXI-Stream DATA FIFO，通过其中1个FIFO实现异步时钟域的转换，1个FIFO实
现数据缓冲和同步Packet mode功能；由于千兆速率下Tri Mode Ethernet MAC的AXI-Stream数据接口同步时钟信号为125MHz，此时，UDP协议栈64bit的AXI-Stream数据接口同步时钟信号应该为125MHz/(64/8)=15.625MHz，因此，异步
AXI-Stream DATA FIFO两端的时钟分别为125MHz(8bit)，15.625MHz(64bit)；UDP IP协议栈的AXI-Stream接口经过FIFO时钟域转换后，还需要进行数据数据位宽转换，数据位宽的转换通过AXI4-Stream Data Width Converter完成，在接收路径中，进行 8bit 到 64bit 的转换；在发送路径中，进行 64bit 到 8bit 的转换；

数据回环FIFO

这个就很简单了，根据UDP协议栈的用户读写时序，将接收数据送入数据回环FIFO后再读出送UDP协议栈发送；

4、vivado工程1详解

开发板：Xilinx Artix7-35T；
开发环境：Vivado2020.2；
网络PHY：RTL8211延时模式；
输入\输出：UDP网络通信；
测试项：数据收发、连续ping、网络测速；
工程代码架构如下：
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本设计可以配置为UDP的服务器或者客户端，默认配置为服务器，可在顶层代码中通过`define实现配置，如下：

开发板IP和远端IP可自由修改，master_ch.v和slaver_ch.v文件修改位置如下：

5、vivado工程2详解

开发板：Xilinx Kintex7-35T；
开发环境：Vivado2020.2；
网络PHY：B50610延时模式；
输入\输出：UDP网络通信；
测试项：数据收发、连续ping、网络测速；
工程详情与vivado工程1一致；

6、vivado工程3详解

开发板：Xilinx Kintex7-35T；
开发环境：Vivado2020.2；
网络PHY：88E1518延时模式；
输入\输出：UDP网络通信；
测试项：数据收发、连续ping、网络测速；
工程详情与vivado工程1一致；

7、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；
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3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：
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更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

8、上板调试验证并演示

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以工程2的Kintex7-35T开发板为例进行测试；
板子上电下载bit后，先测试ping功能，如下：

单次ping还不够，直接上连续ping，如下：

然后是用网络调试助手进行数据收发测试，如下：

既有手动收发测试，也有循环12小时的长时间收发测试，测试结果没有出现丢包的情况。。。
测速如下：
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在电脑上观察开发板以太网网口的发送速率，这个测速只代表可能的最高的速度，不代表电脑真实的不丢包速度，UDP 的点到点不丢包速度和电脑的网卡、CPU 速度、内存速度、操作系统都有关系。。。